半導体素子の絶対最大定格

最大定格は瞬時とも超えてはならないが、瞬時であっても即、素子破壊するとは限らない。

この意味するところは、最大定格を瞬時であっても超えれば半導体メーカーの保証するところではないという意味にとるべきだろう。余裕のある項目やばらつきの下限を考慮して定めている場合もある。一方で、破損を生じる実力値と最大定格が近接している項目もある。

いずれにせよ、外来サージも含め過渡的にも最大定格を守るのは設計者としての当然の態度である。尤度がなければ、設計上の未知要素が加わったとき素子は耐えない。

安全係数として、最大定格から適宜低減した値で設計する、これがディレーティングである。

最大定格オーバーで即故障しない例としては、ベースエミッタ耐圧オーバーで電流制限されている場合や、小容量のコンデンサ（寄生容量を含む）負荷のスイッチング時などが考えられる。

アナログエンジニアはやみくもにディレーティングして素子を使うことはない。ただし、サージや過渡現象も含め最大定格を必ず守る。ここが肝要である。

たとえば、整流用ダイオードであれば、起動時の突入電流の耐サージ電流や最悪時の電圧の組み合わせも考慮する。

まして、故障原因追究の際には、最大定格と実力値は異なるので、繰り返し頻度や実力値の差を考慮して的を絞っていく。

いずれにせよ、最大定格に近い状態で設計せざるを得ない状況は必ず存在する。たとえば、高耐圧素子を使う場合には、耐圧が必要であるからこそ、その素子を選択するのだから、余裕は取れないのである。

そのような場合には、設計の精度を上げ、不慮の過渡現象への対策も行ったうえで敢えて低いディレーティング率で使うのだ。

半導体屋さんから見れば、無茶な使い方かもしれないが、半導体物理やパッケージなどきちんと考慮していれば、そんなに簡単には半導体素子が壊れる項目ばかりではないのだ。リスクの評価がきちんとできるかどうかが信頼性の分かれ目となる。過去40数年で何度かやったが、今のところ失敗はない。もちろん、他人には勧められない危険な設計法ではあるが・・・・。

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