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2011年9月 7日 (水)

正相パワーブースター

正相パワーブースターは簡単にはOPアンプにトランジスタ(FETを含む)段を追加して電力容量を拡大する。

アナログエンジニアは正相パワーブースターで、良い思い出がない。

正相増幅器の発振では、負帰還経路にCを入れても電圧利得を1以下に下げることができない。寄生発振したらあちこちに帯域制限や位相補償の対策を施すしかない。

エミッタフォロワやソースフォロワ回路でも、発振の可能性は常にある。

いやらしいのはパワーFETの発振だ。大量のCをゲート周りに最接近で入れるか、ロスの大きいEMI対策用のフェライトビーズを使うかが主な対策手段だ。寄生発振はしばしばその素子の周波数帯域の上限付近で生じる。

素子のリードのインダクタンス成分と寄生容量が関係するみたいだ。

私は制御理論の専門家ではなく、寄生容量の位置は判るが定量化は簡単ではない。系統的な戦略/対策方策が立てられないのだ。

発振は、出力を絞った時に生じることもあれば、最大出力でも生じ、出力の全域での確認が必要になる。この点も時間がかかる要因だ。

反転ブースターでは、帯域を絞ることを覚悟すれば種々の方策がある。

ここが正相と反転回路形式の大きな違いだ。

プッシュプル形式だとクロスオーバー付近での不連続性も気になるところだ。バイアスが不足すると、寄生発振と言うか、リミットサイクルが表面化しやすい、と言うのが本音である。

簡単に見える正相パワーブースターは案外難しい課題を含んでいる。

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電子回路」カテゴリの記事

コメント

私の抱えている問題と全く同じ話題だったので書き込みたくなりました。
電池の放電試験用に簡単な電子負荷を作っているのですが、まさに発振して困っています。
OPアンプ出力にNch MOS FET1個をつないで、ソース側に電流検出抵抗を入れてあるので、ソースフォロワになっています。FETで主に電力を消費させます。電流検出抵抗での電圧降下は非反転増幅回路で増幅し、誤差増幅用のOPアンプの反転入力に入ります。一応、各OPアンプの出力と-入力間にはCが入っています。
お手上げ気味なところに、たまたまインターンの学生がきたので、ボード線図を書いてもらったりしたのですが、発振条件は満たしていませんでした。モデル化のレベルが不十分なのだと思います。特にFET。

反転ブースターが対処しやすいということなので、Pch FETにしてソース接地にしてみようかと思います。あるいは、Nchのままで、ハイサイドで電流検出すればとも思いましたが、反転にならないのでダメですかね。
一方で、現状の回路を研究して、対処できるようになると得るものは大きいかなという気もしています。

小さな若い会社にいるもので、聞く相手もおらず、はまると大変です。そこがおもしろい面でもありますが。

エンジニアさん おはようございます。
特にパワーFETのモデル化は難しいですね。複数の寄生容量は電圧依存性があるし、素子のチップ-リード線間インダクタンスもわからない。FETのドライバーの出力インピーダンスも影響するようだ。ボード線図や制御理論を使うには複雑すぎる。回路シミュレータもこのようなケースではうまく再現できないようだ。

毎日拝見させていただいております。

私も昔、半導体レーザの出力制御回路で同様な構成の回路を
作成し、発振に悩まされた経験があります。

電流ループなどではフィードバックループに正相増幅器が入るので発振しやすいですね。

エンジニ屋さんの例では帯域を犠牲にしてよいのであれば
誤差増幅用OPアンプの出力と-入力に小容量のCを、増幅器の出力にRを入れて
ゲインの高い積分器として使用すると発振が防げます。

機械メーカー勤務さん
コメントありがとうございます。

電流ループでは誤差増幅器も入るので、1次+1次遅れになり、Qの高い周波数が生じやすくなりますね。その場合の対策は極の位置を±3-10倍ほどずらすと安定になりやすいと思います。
L負荷の定電流回路では他にもいやな課題が生じやすいですね。

みなさん発振には悩まされていますね。実際の回路には寄生容量みたいに、見えない部品が入ってますから。あせらず、気落ちせず、粘り強くが必要です。

私も初心者の頃は、発振器を作るときには発振せず、発振させたくない時には発振が怖かった。寄生発振の危険があるときには、それなりの場所にC,Rを挿入するためのパターンをあらかじめ作ったりしました。

皆様コメントありがとうございました。やはり難しい問題なんですね。さしあたって、放電試験をすすめるために、別の方法をすでに用意しました。発振対策はじっくり考えていこうと思います。

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